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写RTL代码时尽可能地做到代码风格与硬件结构相

文章来源:admin    时间:2020-09-26

  

  两个数相加,三个数相加有什么分别 接下来,咱们思虑4个32-bit有符号数相加该若何完毕,个中对象频率仍为400MHz。以UltraScale Plus系列芯片为对象芯片。  第一种计划:四个数直接相加此计划对应的图如下图所示。这里不难看出枢纽途途是三个加法器所正在途途,这将是时序收敛的瓶颈。

  加法树的机合如下图所示,两两相加。与第一种计划比拟,可能有用下降逻辑级数。

  从归纳后的结果来看,逻辑级数最高为6。  第三种计划:加法链之因此选用加法链的机合是由于DSP48自己便是这种链式机合。对应的电途如下图所示。个中a0和a1端口有一级寄存器,a2端口有两级寄存器,a3端口有三级寄存器。

  接下来,咱们对这三种计划举办对比,如下图所示。不难看出,第一种计划逻辑级数最高,打发的LUT也最众,时序结果也是最差的(尽量抵达了收敛的主意)。后两种计划平分秋色。

  假使将这三种计划通过归纳属性USE_DSP使其映照到DSP48上,结果若何呢?如下图所示。不难看出,第一种计划只打发了两个DSP,资源诈骗率最低,但时序也是最倒霉的。后两种计划都用了三个DSP,但第三种计划因为可能很好地般配硬件机合,故时序最好。

  比较下来不困难出如此的结论:写RTL代码时,尽恐怕地做到代码气概与硬件机合相般配,可抵达更好的机能。

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